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1 Germano Maioli PenelloMicroeletrônica Germano Maioli Penello Sala 5145 (sala 17 do laboratorio de engenharia elétrica) Aula 20 12 Pauta ÁQUILA ROSA FIGUEIREDO 201110256011 ALLAN DANILO DE LIMA BERNADIN PINQUIERE DAVID XIMENES FURTADO HUGO LEONARDO RIOS DE ALMEIDA ISADORA MOTTA SALGADO JEFERSON DA SILVA PESSOA LAIS DA PAIXAO PINTO LEONARDO SOARES FARIA PEDRO DA COSTA DI MARCO THIAGO DO NASCIMENTO OLIVEIRA VINICIUS DE OLIVEIRA ALVES DA SILVA 23 Modelos para projetos digitaisApós ver alguns detalhes da fabricação dos MOSFETs, agora veremos modelos que utilizaremos em designs digitais De uma forma simples, o MOSFET é analisado em projetos digitais como uma chave logicamente controlada.4 Projeto digital Por que NMOS e PMOS têm tamanhos diferentes?Casamento da resistência de chaveamento efetiva5 MOSFET pass gate NMOS é bom para passar sinal lógico 0NMOS não é bom para passar sinal lógico 16 Atraso num pass gate Exemplo:7 Transmission gate Acoplar um NMOS e um PMOS Tempo de atraso diminuiDesvantagens: Aumento de área utilizada no leiaute Dois sinais de controle8 Atraso em conexão de pass gatesEquação de uma linha de transmissão (aula 8) ~ 10x NMOS (50 nm) em série tdelay = 74ps9 Inversor CMOS Bloco de construção fundamental para a circuitos digitais A dissipação de potência estática do inversor é praticamente zero! O NMOS e o PMOS podem ser projetados para ter as mesmas características O gatilho de chaveamento lógico pode ser alterado com o tamanho dos MOSFETs10 Inversor CMOS Características DCCaracterística de transferência de tensão Pontos A e B definidos pela inclinação da reta igual a -1 Ventrada < VIL estado lógico 0 na entrada Ventrada > VIH estado lógico 1 na entrada VIL < Ventrada < VIH não tem estado lógico definido Situação ideal VIH - VIL = 011 Inversor CMOS Características DCVTC - Característica de transferência de tensão Importante – Se o sinal não varre totalmente os limites inferiores e superiores da tensão uma corrente significativa passa pelo inversor! (potência dissipada!) O mesmo fenômeno é significativo se o transistor chaveia lentamente.12 Inversor CMOS Ruído Os limites de ruído indicam quão bem o inversor opera em condições ruidosas. Caso ideal: Se Caso ideal:13 Inversor CMOS Ponto de chaveamento do inversor (VSP)Os dois transistores estão na região de saturação e a mesma corrente passa por eles14 Inversor CMOS Limite de ruído e VTC ideaisNesta situação idealizada, os MOSFETs nunca estão ligados em um mesmo instante Limites de ruídos iguais garante melhor performance15 Características de chaveamentoVamos examinar as capacitâncias e resistências parasíticas do inversor Utilizando o modelo digital que havíamos criado na última aula ATENÇÃO! O desenho mostra as duas chaves abertas, mas isto não é possível de acontecer!16 Características de chaveamentoVamos examinar as capacitâncias e resistências parasíticas do inversor Tempos de atraso Se o inversor estiver conectado a uma carga capacitiva:17 Exemplo18 Exemplo A simulação não dá exatamente o mesmo resultado! (~20ps)Fazer com que Rp = Rn faz com que a capacitância de entrada aumente!19 Exemplo20 Exemplo Simulação21 Ring oscillator Vimos que existe um atraso na propagação de sinal em uma porta inversora. O que acontece se ligarmos um número impar de portas inversoras em sequência e alimentarmos a saída da última na entrada da primeira? Cada inversor chaveia duas vezes durante um período de oscilação. Tempo de chaveamento de um inversor = tPHL + tPLH Frequência de oscilação Onde n é o número impar de inversoras.22 Ring oscillator Vimos que existe um atraso na propagação de sinal em uma porta inversora. O que acontece se ligarmos um número impar de portas inversoras em sequência e alimentarmos a saída da última na entrada da primeira? O ring oscillator é normalmente utilizado para indicar a velocidade de um processo23 Ring oscillator Qual a capacitância total de inversores idênticos acoplados?24 Ring oscillator Qual a capacitância total de inversores idênticos acoplados? Com: Desta maneira:25 Ring oscillator Aplicações Gerador de números aleatórios por hardwarehttps://en.wikipedia.org/wiki/Hardware_random_number_generator Oscilador controlado por tensão https://en.wikipedia.org/wiki/Voltage-controlled_oscillator26 Inversor Dissipação de potência dinâmicaCada vez que o inversor muda de estado, os capacitores (de carga somado com as capacitâncias intrínsecas) devem ser carregados ou descarregados. Aplicando um pulso quadrado de período T e frequência fclk na entrada, a corrente média que o inversor tem que puxar da fonte VDD é27 Inversor Dissipação de potência dinâmicaCada vez que o inversor muda de estado, os capacitores (de carga somado com as capacitâncias intrínsecas) devem ser carregados ou descarregados. Aplicando um pulso quadrado de período T e frequência fclk na entrada, a corrente média que o inversor tem que puxar da fonte VDD é Lembrando que a corrente só é fornecida quando o PMOS está ligado28 Inversor Dissipação de potência dinâmicaAplicando um pulso quadrado de período T e frequência fclk na entrada, a corrente média que o inversor tem que puxar da fonte VDD é A potência total é29 Inversor Dissipação de potência dinâmica A potência total éA potência dissipada depende das capacitâncias, da fonte e da frequência Muito esforço é feito para reduzir esta dissipação! Uma das maiores vantagens do CMOS é a baixa dissipação de potência.30 Inversor Dissipação de potência dinâmicaPara caracterizar a velocidade de um processo, o power delay product (PDP) é utilizado: Um processo rápido pode dissipar mais potência e esse produto quantifica as duas características simultaneamente. Tecnologia GaAs tem um atraso de propagação menor mas dissipa mais potência e pode ser comparado com a tecnologia CMOS de 50 nm.31 Exemplo32 Exemplo33 Exemplo Simulação f ~1.25 GHz34 Exemplo Simulação Processo de 50nm f ~1.25 GHzPavg = 19.6mW (apenas 1 inversor) PDP = 431x10-18 J35 Leiaute do inversor SE o leiaute do inversor não for feito com cautela, uma condição indesejada chamada de Latch-Up pode ocorrer. Quando ocorre o Latch-Up a saída do inversor fica presa em um estado lógico devido aos elementos parasitas do circuito. Uma vez que o Latch-Up ocorre, apenas a remoção da tensão de alimentação corrige o problema. Pode destruir o circuito integrado! https://en.wikipedia.org/wiki/Latchup36 Leiaute do inversor Latch-Up MOSFETS horizontais MOSFETS verticaisStandard cell (célula padrão) In e Out – metal2 VDD e terra – metal137 Leiaute do inversor Latch-Up38 Leiaute do inversor Latch-UpQ1 (emissor, base e coletor) é um elemento parasítico do PMOS (fonte, poço-n e substrato)39 Leiaute do inversor Latch-UpQ2 (emissor, base e coletor) é um elemento parasítico do NMOS (fonte, substrato e poço-n)40 Leiaute do inversor Latch-Up RW1 e RW2 são as resistências do poço-nRS1 e RS2 são as resistências do substrato41 Leiaute do inversor Latch-UpCapacitores C1 e C2 representam a capacitância entre o dreno e o poço-n (C1) e o substrato (C2)42 Leiaute do inversor Latch-UpSe a saída chaveia muito rápido, o pulso por C2 faz com que Q2 fica polarizado diretamente. Isso aumenta a corrente em RW1 e RW2 e liga Q1. Q1 ligado Q2 ligado Q1 ligado ... Realimentação positiva! Só para de acontecer se removermos a fonte de alimentação Circuito equivalente43 Leiaute do inversor Evitando Latch-UpDiminuir o tempo de subida e de descida reduz sinal que passa por C1 e C2 Reduzir as áreas de dreno de M1 e M2 reduz C1 e C2 Reduzir as resistência RW1 e RW2 Q1 e Q2 não ligam44 Leiaute do inversor Evitando Latch-UpDiminuir o tempo de subida e de descida reduz sinal que passa por C1 e C2 Reduzir as áreas de dreno de M1 e M2 reduz C1 e C2 Reduzir as resistência RW1 e RW2 Q1 e Q2 não ligam Melhor método para reduzir latch-up45 Leiaute do inversor Evitando Latch-UpDiminuir o tempo de subida e de descida reduz sinal que passa por C1 e C2 Reduzir as áreas de dreno de M1 e M2 reduz C1 e C2 Reduzir as resistência RW1 e RW2 Q1 e Q2 não ligam Melhor método para reduzir latch-up RW1 e RW2 dependem da distância entre o contato de poço e de substrato Quanto mais próximos, menor a probabilidade de ocorrer latch-up Quanto mais contatos, melhor também46 Leiaute do inversor Evitando Latch-UpReduzir as resistência RW1 e RW2 Melhor método para reduzir latch-up RW1 e RW2 dependem da distância entre o contato de poço e de substrato Quanto mais próximos, menor a probabilidade de ocorrer latch-up Quanto mais contatos, melhor também Célula padrão para evitar latch-up47 Leiaute do inversor Evitando Latch-UpGuard-rings (implantes p+ e n+ em volta dos circuitos) também reduzem o sinal de um circuito atingir outro. Guard ring num resistor48 Leiaute do inversor Evitando Latch-UpGuard-rings (implantes p+ e n+ em volta dos circuitos) também reduzem o sinal de um circuito atingir outro. Guard ring num resistor Se usarmos guard-rings não mais podemos conectar os MOSFETs com poly! Isso criaria outros MOSFETs. Podemos usar metal para conectar os MOSFETs aumento de área e um desenho mais complexo para reduzir latch-up49 Trabalho Refaça o exemplo 11.1 do livro textoProjetar o leiaute e o esquemático de uma porta inversora. Simular com SPICE a relação entre a tensão de saída e a de entrada como feito no exemplo acima.50 Projetos mais simples Fazer esquemático e layout das portas lógicas (3 entradas) Processo C5 (300nm – C5_Models.txt) ÁQUILA ROSA FIGUEIREDO NOR ALLAN DANILO DE LIMA AND DAVID XIMENES FURTADO XOR HUGO LEONARDO RIOS DE ALMEIDA NAND ISADORA MOTTA SALGADO JEFERSON DA SILVA PESSOA LAIS DA PAIXAO PINTO OR LEONARDO SOARES FARIA PEDRO DA COSTA DI MARCO VINICIUS DE OLIVEIRA ALVES DA SILVA
